From b63fab46b487a1963b5e5edc657585d4b9fcad7d Mon Sep 17 00:00:00 2001 From: taotieren Date: Wed, 17 Apr 2024 14:04:13 +0000 Subject: [PATCH] Translated using Weblate (Chinese (Simplified)) Currently translated at 100.0% (9376 of 9376 strings) Translation: KiCad EDA/master source Translate-URL: https://hosted.weblate.org/projects/kicad/master-source/zh_Hans/ --- translation/pofiles/zh_CN.po | 363 ++++++++++++++++++++--------------- 1 file changed, 203 insertions(+), 160 deletions(-) diff --git a/translation/pofiles/zh_CN.po b/translation/pofiles/zh_CN.po index 95a45a9b43..d59a57cbe7 100644 --- a/translation/pofiles/zh_CN.po +++ b/translation/pofiles/zh_CN.po @@ -1,7 +1,7 @@ # SOME DESCRIPTIVE TITLE. # Copyright (C) YEAR THE PACKAGE'S COPYRIGHT HOLDER # This file is distributed under the same license as the PACKAGE package. -# taotieren ,2019-2020, 2021, 2022, 2023. +# taotieren ,2019-2020, 2021, 2022, 2023, 2024. # Rigo Ligo , 2020, 2021, 2022, 2023. # Eric , 2020, 2021. # Liu Guang , 2021. @@ -36,8 +36,8 @@ msgstr "" "Project-Id-Version: KiCad_zh_CN_Master_v0.0.32\n" "Report-Msgid-Bugs-To: \n" "POT-Creation-Date: 2024-04-14 14:22-0700\n" -"PO-Revision-Date: 2024-04-15 09:47+0000\n" -"Last-Translator: CloverGit \n" +"PO-Revision-Date: 2024-04-17 14:55+0000\n" +"Last-Translator: taotieren \n" "Language-Team: Chinese (Simplified) \n" "Language: zh_CN\n" @@ -22451,11 +22451,11 @@ msgstr "%s 具有类型为 '%s %s' 的仿真模型, 只能调整RLC无源元件" #: eeschema/widgets/tuner_slider_base.cpp:43 msgid "Limit to E24 series values." -msgstr "限制为 E24 系列值" +msgstr "限制为 E24 系列值。" #: eeschema/widgets/tuner_slider_base.cpp:53 msgid "Limit to E48 series values." -msgstr "限制为 E48 系列值" +msgstr "限制为 E48 系列值。" #: eeschema/widgets/tuner_slider_base.cpp:61 msgid "Limit to E96 series values" @@ -27366,7 +27366,7 @@ msgstr "Vref 已经被设置为 0 !" #: pcb_calculator/calculator_panels/panel_regulator.cpp:414 msgid "Vref must VrefMin < VrefTyp < VrefMax" -msgstr "" +msgstr "Vref 必须 VrefMin < VrefTyp < VrefMax" #: pcb_calculator/calculator_panels/panel_regulator.cpp:420 msgid "Incorrect value for R1 R2" @@ -27374,7 +27374,7 @@ msgstr "R1 R2 的值错误" #: pcb_calculator/calculator_panels/panel_regulator.cpp:435 msgid "Iadj must IadjTyp < IadjMax" -msgstr "" +msgstr "Iadj 必须 IadjTyp < IadjMax" #: pcb_calculator/calculator_panels/panel_regulator_base.cpp:27 #: pcb_calculator/dialogs/dialog_regulator_form_base.cpp:60 @@ -27488,7 +27488,6 @@ msgid "For 3 terminal regulators only, the Adjust pin current." msgstr "仅三端稳压器, 调节引脚电流。" #: pcb_calculator/calculator_panels/panel_regulator_base.cpp:278 -#, fuzzy msgid "Overall tolerance:" msgstr "花焊盘到区域间隙：" @@ -27512,9 +27511,8 @@ msgid "1" msgstr "1" #: pcb_calculator/calculator_panels/panel_regulator_base.cpp:325 -#, fuzzy msgid "Power Comment:" -msgstr "注释:" +msgstr "电源注释:" #: pcb_calculator/calculator_panels/panel_regulator_base.cpp:337 msgid "Copy to Clipboard" @@ -36648,7 +36646,6 @@ msgid "Check rule syntax" msgstr "检查规则语法" #: pcbnew/dialogs/panel_setup_rules_help_md.h:2 -#, fuzzy msgid "" "### Top-level Clauses\n" "\n" @@ -37124,132 +37121,175 @@ msgstr "" "\n" "### Constraints (约束) \n" "\n" -"| 约束类型 | 变量类" -"型 " -"| 描" -"述 " -"|\n" -"|---------------------------|------------------------------------------------------------------------------------------------------------------------|---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------|\n" -"| `annular_width` | min/opt/" -"max " -"| 检查过孔的孔环宽度" -"
" -"|\n" -"| `clearance` | " -"min " -"| 定义不同网络铜箔对象的 **电气** 间隙。 (如果您想定义不考虑网络的对象的间" -"隙，请查看 `physical_clearance` 约束类型。

如果允许铜箔对象重叠(碰" -"撞)，可以创建一个 `clearance` 约束，并将 `min` 值设为小于零 (例如, `-1`)。" -"
" -"|\n" -"| `courtyard_clearance` | " -"min " -"| 检查封装 Courtyard 之间的间隙，如果任何两个封装之间的距离小于 min 的值，则" -"会产生错误。如果封装没有 Courtyard，则该约束不会产生错误。" -"
" -"|\n" -"| `diff_pair_gap` | min/opt/" -"max " -"| 检查差分对中耦合走线之间的间隙。 耦合走线是相互平行的线段。 差分对间隙约束" -"不对差分对的非耦合部分 (例如，元件的扇出部分) 进行测试。" -"
" -"|\n" -"| `diff_pair_uncoupled` | " -"max " -"| 检查差分对正负走线非耦合部分的间距 (例如，差分对从元件扇出，或绕过某一物体 " -"(如通孔) 的非耦合部分) 。" -"
" -"|\n" -"| `disallow` | " -"`track`
`via`
`micro_via`
`buried_via`
`pad`
`zone`
`text`
`graphic`
`hole`
`footprint`
" -"| 指定一个或多个对象类型不被允许, 使用空格分割。 例如, `(constraint " -"disallow track)` 或 `(constraint disallow track via pad)`。 如果这个类型的对" -"象满足规则条件，就会产生一个 DRC 错误。

该约束类型与 keepout 规则区域" -"基本相同，但可以创建更具体的 keepout 约束。" +"| 约束类型 | 变量类型 " +" | 描述 " +" " +" " +" " +" " +" " +" |\n" +"|---------------------------|------------------------------------------------" +"------------------------------------------------------------------------|----" +"-----------------------------------------------------------------------------" +"-----------------------------------------------------------------------------" +"-----------------------------------------------------------------------------" +"-----------------------------------------------------------------------------" +"-----------------------------------------------------------------------------" +"----------------------------------------------------|\n" +"| `annular_width` | min/opt/max " +" | 检" +"查过孔的孔环宽度
" +" " +" " +" " +" " +" |\n" +"| `assertion` | \"<expression>\" " +" | " +"检查给定的表达式。
" +" " +" " +" " +" " +" |\n" +"| `clearance` | min " +" | " +"定义不同网络铜箔对象的 **电气** 间隙。 (如果您想定义不考虑网络的对象的间隙，" +"请查看 `physical_clearance` 约束类型。

如果允许铜箔对象重叠(碰撞)，" +"可以创建一个 `clearance` 约束，并将 `min` 值设为小于零 (例如, `-1`)。
" +" " +" |\n" +"| `courtyard_clearance` | min " +" | " +"检查封装 Courtyard 之间的间隙，如果任何两个封装之间的距离小于 `min` " +"的值，则会产生错误。如果封装没有 Courtyard，则该约束不会产生错误。
" +" " +" " +" |\n" +"| `diff_pair_gap` | min/opt/max " +" | " +"检查差分对中耦合走线之间的间隙。 耦合走线是相互平行的线段。 " +"差分对间隙约束不对差分对的非耦合部分 (例如，元件的扇出部分) 进行测试。
" +" " +" " +" |\n" +"| `diff_pair_uncoupled` | max " +" | " +"检查差分对正负走线非耦合部分的间距 (例如，差分对从元件扇出，或绕过某一物体 " +"(如通孔) 的非耦合部分) 。
" +" " +" |" +"\n" +"| `disallow` | `track`
`via`
`micro_via`
`buried_via`" +"
`pad`
`zone`
`text`
`graphic`
`hole`
`footprint`
| " +"指定一个或多个对象类型不被允许, 使用空格分割。 例如, `(constraint disallow " +"track)` 或 `(constraint disallow track via pad)`。 " +"如果这个类型的对象满足规则条件，就会产生一个 DRC 错误。

该约束类型与 " +"keepout 规则区域基本相同，但可以创建更具体的 keepout 约束。" "
|\n" -"| `edge_clearance` | min/opt/" -"max " -"| 检查对象与板边的间隙。

这也可以看作是 \"铣削公差\"，因为电路板边缘将" -"包括 `Edge.Cuts` 层上的所有图形对象以及任何 *椭圆* 焊盘孔。 (钻孔公差请查看 " -"`physical_hole_clearance` 约束类" -"型)
" -"|\n" -"| `length` | min/" -"max " -"| 检查符合规则条件的网络的总走线长度，如果网络的长度低于限制条件的 `min` 最小" -"值 (如果指定) 或高于 `max` 最大值 (如果指定) ，则生成错误。" -"
" -"|\n" -"| `hole` | min/" -"max " -"| 检查焊盘或过孔中钻孔的大小 (直径) 。 对于椭圆形孔，较小的直径将与 `min` 最" -"小值 (如果指定) 对比，较大的直径将与 `max` 最大值 (如果指定) 对比。" -"
" -"|\n" -"| `hole_clearance` | " -"min " -"| 检查焊盘或过孔中的钻孔与不同网络的铜箔对象之间的间隙。 间隙是从孔的直径而不" -"是孔的中心测量的。" -"
" -"|\n" -"| `hole_to_hole` | " -"min " -"| 检查焊盘和过孔中机械钻孔之间的间隙。 间隙在孔边缘之间测量，而不是从孔的中心" -"测量。

该约束类型完全是为了保护钻头。 不检查 **激光钻孔** (微孔) 与其" -"他非机械钻孔之间的间隙，也不检查 **铣削孔** (椭圆形) 与其他非机械钻孔之间的间" -"隙。
|\n" -"| `physical_clearance` | " -"min " -"| 检查给定层 (包括非铜层) 上两个对象之间的间隙。

虽然这可以执行比 " -"`clearance` 更通用的检查，但速度要慢得多。 尽可能使用 `clearance` 约束。" -"
" -"|\n" -"| `physical_hole_clearance` | " -"min " -"| 检查焊盘或过孔中的钻孔与另一个对象之间的间隙，无论它们是否属于同一网络。 间" -"隙是从孔的边缘而不是中心测量的。

这也可以被认为是“钻孔公差”，因为它只" -"包括 **圆** 孔 (有关铣削公差，请参阅 `edge_clearance`) 。" -"
" -"|\n" -"| `silk_clearance` | min/opt/" -"max " -"| 检查丝印层上的对象与其他对象之间的间隙。" -"
" -"|\n" -"| `skew` | " -"max " -"| 检查所有符合规则条件的网络的 skew，即符合规则的每个网络的长度与网络总长的平" -"均值之间的差值。 如果该平均值与任何一个网络的长度之间的差的绝对值高于约束 " -"`max` 最大值，则会产生错误。" -"
" -"|\n" -"| `thermal_relief_gap` | " -"min " -"| 指定在热焊盘连接方式下，焊盘与敷铜区域之间的最小间隙。" -"
" -"|\n" -"| `thermal_spoke_width` | " -"opt " -"| 指定在热焊盘连接方式下，连接焊盘与敷铜的辐条的宽度。" -"
" -"|\n" -"| `track_width` | min/opt/" -"max " -"| 检查走线和圆弧走线的宽度。 对于宽度低于 `min` 最小值 (如果指定) 或高于 " -"`max` 最大值 (如果指定) 的走线线段，都会生成错误。" -"
" -"|\n" -"| `via_count` | " -"max " -"| 计算每个与规则条件匹配的网络的过孔数量。 如果该数字超过匹配网络上的约束 " -"`max` 最大值，则将为该网络生成错误。" -"
" -"|\n" -"| `zone_connection` | " -"`solid`
`thermal_reliefs`
`none` " -"| 指定焊盘与敷铜区域之间的连接方式。" -"
" -"|\n" +"| `edge_clearance` | min/opt/max " +" | " +"检查对象与板边的间隙。

这也可以看作是 \"铣削公差\"，" +"因为电路板边缘将包括 `Edge.Cuts` 层上的所有图形对象以及任何 *椭圆* 焊盘孔。 " +"(钻孔公差请查看 `physical_hole_clearance` 约束类型)
" +" " +" |\n" +"| `length` | min/max " +" | " +"检查符合规则条件的网络的总走线长度，如果网络的长度低于限制条件的 `min` " +"最小值 (如果指定) 或高于 `max` 最大值 (如果指定) ，则生成错误。
" +" " +" " +" |\n" +"| `hole` | min/max " +" | " +"检查焊盘或过孔中钻孔的大小 (直径) 。 对于椭圆形孔，较小的直径将与 `min` " +"最小值 (如果指定) 对比，较大的直径将与 `max` 最大值 (如果指定) 对比。
" +" " +" " +" |\n" +"| `hole_clearance` | min " +" | " +"检查焊盘或过孔中的钻孔与不同网络的铜箔对象之间的间隙。 " +"间隙是从孔的直径而不是孔的中心测量的。
" +" " +" " +" |" +"\n" +"| `hole_to_hole` | min " +" | " +"检查焊盘和过孔中机械钻孔之间的间隙。 间隙在孔边缘之间测量，而不是从孔的中心测" +"量。

该约束类型完全是为了保护钻头。 不检查 **激光钻孔** (微孔) " +"与其他非机械钻孔之间的间隙，也不检查 **铣削孔** (椭圆形) " +"与其他非机械钻孔之间的间隙。
|\n" +"| `physical_clearance` | min " +" | " +"检查给定层 (包括非铜层) 上两个对象之间的间隙。

虽然这可以执行比 " +"`clearance` 更通用的检查，但速度要慢得多。 尽可能使用 `clearance` 约束。
" +" " +" " +" |\n" +"| `physical_hole_clearance` | min " +" | " +"检查焊盘或过孔中的钻孔与另一个对象之间的间隙，无论它们是否属于同一网络。 " +"间隙是从孔的边缘而不是中心测量的。

这也可以被认为是“钻孔公差”，" +"因为它只包括 **圆** 孔 (有关铣削公差，请参阅 `edge_clearance`) 。
" +" " +" |\n" +"| `silk_clearance` | min/opt/max " +" | " +"检查丝印层上的对象与其他对象之间的间隙。
" +" " +" " +" " +" " +" |\n" +"| `skew` | max " +" | " +"检查所有符合规则条件的网络的 " +"skew，即符合规则的每个网络的长度与网络总长的平均值之间的差值。 " +"如果该平均值与任何一个网络的长度之间的差的绝对值高于约束 `max` " +"最大值，则会产生错误。
" +" |\n" +"| `thermal_relief_gap` | min " +" | " +"指定在热焊盘连接方式下，焊盘与敷铜区域之间的最小间隙。
" +" " +" " +" " +" " +" |\n" +"| `thermal_spoke_width` | opt " +" | " +"指定在热焊盘连接方式下，连接焊盘与敷铜的辐条的宽度。
" +" " +" " +" " +" " +" |\n" +"| `track_width` | min/opt/max " +" | " +"检查走线和圆弧走线的宽度。 对于宽度低于 `min` 最小值 (如果指定) 或高于 `max` " +"最大值 (如果指定) 的走线线段，都会生成错误。
" +" " +" " +" |\n" +"| `via_count` | max " +" | " +"计算每个与规则条件匹配的网络的过孔数量。 如果该数字超过匹配网络上的约束 `max`" +" 最大值，则将为该网络生成错误。
" +" " +" " +" |\n" +"| `zone_connection` | `solid`
`thermal_reliefs`
`none` " +" | " +"指定焊盘与敷铜区域之间的连接方式。
" +" " +" " +" " +" " +" |\n" "\n" "\n" "### Items (对象) \n" @@ -37303,8 +37343,8 @@ msgstr "" "### Notes (注意事项) \n" "\n" "版本语句必须是第一个语句。 \n" -"它表示文件的语法版本，以便未来的规则解析器可以执行自动更新。 它应该设置" -"为“1”。\n" +"它表示文件的语法版本，以便未来的规则解析器可以执行自动更新。 " +"它应该设置为“1”。\n" "\n" "规则应按具体情况排序。 \n" "后面的规则优先于前面的规则； 一旦找到后面匹配的规则，就不会检查之前的规则。\n" @@ -37336,8 +37376,8 @@ msgstr "" " A.enclosedByArea('')\n" "若 `A` 完全落在指定区域的边框内，则为 True。\n" "\n" -"注意: 调用该函数比 `intersectsArea()`更费时。尽可能使用 " -"`intersectsArea()`。\n" +"注意: 调用该函数比 `intersectsArea()`更费时。尽可能使用 `intersectsArea()`。" +"\n" "

\n" "\n" " A.getField('')\n" @@ -37349,10 +37389,11 @@ msgstr "" "

\n" "\n" " A.inDiffPair('')\n" -"若 `A` 含有指定差分对的网络，则为 True。 <网络名> 是指定差分对的基础名称。例" -"如， inDiffPair('CLK') matches items in the CLK_P and CLK_N nets. True \n" -"`` 是差分对的基准名称。 例如, `inDiffPair('/CLK')` 可以匹配网络对" -"象 `/CLK_P` 及 `/CLK_N`。\n" +"若 `A` 含有指定差分对的网络，则为 True。 <网络名> " +"是指定差分对的基础名称。例如， inDiffPair('CLK') matches items in the CLK_P " +"and CLK_N nets. True \n" +"`` 是差分对的基准名称。 例如, `inDiffPair('/CLK')` " +"可以匹配网络对象 `/CLK_P` 及 `/CLK_N`。\n" "

\n" "\n" " AB.isCoupledDiffPair()\n" @@ -37364,8 +37405,12 @@ msgstr "" "包含嵌套的分组成员。\n" "

\n" "\n" -" A.memberOfFootprint('')\n" -"若 `A` 是给定参考位号匹配的封装的成员，则为 True。位号可以包含通配符。\n" +" A.memberOfFootprint('|')\n" +"若 `A` 是给定参考位号或封装 ID 匹配的封装的成员，则为 " +"True。参数可以包含通配符。\n" +"\n" +"注意：如果需要与封装ID 匹配，参数中必须包含 ':'。\n" +"\n" "

\n" "\n" " A.memberOfSheet('')\n" @@ -37377,7 +37422,7 @@ msgstr "" "Layers”中分配的名称\n" "或规范名称 (比如 `F.Cu`) 。\n" "\n" -"注意: 若 `A` 位于给定层上，则返回 True，无论是否正在为该层评估规则。\n" +"注意: 若 `A` 位于给定层上，则返回 True，无论是否正在为该层评估规则。\n" "对于后者，请在规则中使用 `(layer \"layer_name\")` 语句。\n" "

\n" "\n" @@ -37402,13 +37447,13 @@ msgstr "" "\n" " (rule \"Distance between Vias of Different Nets\"\n" " (constraint hole_to_hole (min 0.254mm))\n" -" (condition \"A.Type == 'Via' && B.Type == 'Via' && A.Net != B." -"Net\"))\n" +" (condition \"A.Type == 'Via' && B.Type == 'Via' && A.Net != B.Net\"))" +"\n" "\n" " (rule \"Clearance between Pads of Different Nets\"\n" " (constraint clearance (min 3.0mm))\n" -" (condition \"A.Type == 'Pad' && B.Type == 'Pad' && A.Net != B." -"Net\"))\n" +" (condition \"A.Type == 'Pad' && B.Type == 'Pad' && A.Net != B.Net\"))" +"\n" "\n" "\n" " (rule \"Via Hole to Track Clearance\"\n" @@ -39080,7 +39125,7 @@ msgstr "(层 %s; %d 条引线与孤岛相连)" #: pcbnew/drc/drc_test_provider_zone_connections.cpp:229 #, c-format msgid "(layer %s; %s min spoke count %d; actual %d)" -msgstr "(层 %s 最小引线数量 %d; 实际 %d)" +msgstr "(层 %s; %s 最小引线数量 %d; 实际 %d)" #: pcbnew/drc/drc_test_provider_zone_connections.cpp:254 msgid "Checking thermal reliefs..." @@ -39294,17 +39339,16 @@ msgid "Current Board will be closed. Continue?" msgstr "当前电路板将关闭。是否继续?" #: pcbnew/files.cpp:479 -#, fuzzy msgid "" "If the zones on this board are refilled the Copper Edge Clearance setting " "will be used (see Board Setup > Design Rules > Constraints).\n" " This may result in different fills from previous KiCad versions which used " "the line thicknesses of the board boundary on the Edge Cuts layer." msgstr "" -"如果重新填充此电路板上的覆铜, 则将应用铜边缘间距设置 (参见电路板配置 > 设计规" -"则 > 限制)。\n" -"老版本的 KiCad 会将电路板边缘 (Edge Cuts 层) 的线宽作为铜间距, 因此新的填充结" -"果可能与老版本的填充结果不同。" +"如果重新填充此电路板上的覆铜, 则将应用铜边缘间距设置 (参见电路板配置 > " +"设计规则 > 约束)。\n" +"老版本的 KiCad 会将电路板边缘 (Edge Cuts 层) 的线宽作为铜间距, " +"因此新的填充结果可能与老版本的填充结果不同。" #: pcbnew/files.cpp:525 #, c-format @@ -39565,7 +39609,6 @@ msgid "Footprint Chooser" msgstr "封装选择器" #: pcbnew/footprint_chooser_frame.cpp:151 -#, fuzzy msgid "Show 3D viewer in own window" msgstr "在独立窗口中打开 3D 查看器" @@ -42748,7 +42791,7 @@ msgstr "%2$s 上的封装文本 '%1$s'" #: pcbnew/pcb_text.cpp:498 #, c-format msgid "PCB Text '%s' on %s" -msgstr "2$s 上的 PCB文本 '%1$s'" +msgstr "%2$s 上的 PCB文本 '%1$s'" #: pcbnew/pcb_textbox.cpp:482 #, c-format @@ -46003,7 +46046,7 @@ msgstr "切换弧线编辑模式为保持端点, 或保持另一点的方向" #: pcbnew/tools/pcb_actions.cpp:2003 msgid "Position Relative To..." -msgstr "相对...的位置" +msgstr "位置相对于..." #: pcbnew/tools/pcb_actions.cpp:2004 msgid "Positions the selected item(s) by an exact amount relative to another"